本发明公开了一种改进型１０?ｂｉｔ差分电容分段耦合式ＤＡＣ，包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关；本发明利用１２?ｂｉｔ结构差分ＤＡＣ去实现１０?ｂｉｔ差分ＤＡＣ，避免了１?ＬＳＢ的增益误差，改善了ＤＡＣ的静态性能；同时本发明正端次级电容阵列、正端主级电容阵列、负端次级电容阵列和负端主级电容阵列，通过采用单位电容串联替代ＤＡＣ中的最低位电容，实现了较小容值的电容，避免了提高ＤＡＣ精度所带来的面积过大的问题。因此本发明具有良好的静态特性且占用较小的面积。